Проверка схемы на асинхронный сброс - RU2002122096A

Реферат

1. Интегральная схема, содержащая схемную часть, имеющую по меньшей мере одну схемную часть с фиксацией состояния, выполненную с возможностью запоминания значения сигнала, которое сбрасывается в заданное значение сброса при принятии схемной частью сигнала сброса, и одну или более последовательных цепей тестового сканирования, каждая из которых имеет ряд ячеек цепи сканирования, причем по меньшей мере одна из последовательных цепей тестового сканирования выполнена с возможностью запоминания тестовых сигналов и подачи их на схемную часть, в качестве части выполнения проверки правильной работы этой схемной части, при этом тестовые сигналы подаются на схемную часть под управлением сигнала, обеспечивающего сканирование, и синхронно с тактовым сигналом, в которой последовательная цепь тестового сканирования включает ячейку цепи сканирования, генерирующую сигнал сброса, выполненную с возможностью, при запоминании заданного значения сигнала сброса, генерирования сигнала сброса под управлением сигнала, обеспечивающего сканирование, и независимо от тактового сигнала и асинхронно с тактовым сигналом.

2. Интегральная схема по п.1, в которой схемная часть представляет собой схемную часть в виде макроячейки.

3. Интегральная схема по п.2, в которой схемная часть представляет собой макроячейку микропроцессора.

4. Интегральная схема по любому одному из пп.1-3, в которой последовательная цепь тестового сканирования представляет собой граничную цепь тестового сканирования, окружающую схемную часть.

5. Интегральная схема по любому одному из предыдущих пунктов, в которой последовательная цепь тестового сканирования подает тестовый сигнал на схемную часть и снимает сигналы-отклики с схемной части.

6. Интегральная схема по любому из предыдущих пунктов, в которой ячейки цепи сканирования включают схему с фиксацией состояния для запоминания сигнала, которая выполнена с возможностью обновления в фиксированной точке в пределах сигнального цикла тактового сигнала.

7. Интегральная схема по любому одному из предыдущих пунктов, в которой ячейка цепи сканирования, генерирующая сигнал сброса, включает схему с фиксацией состояния для запоминания сигнала сброса, которая выполнена с возможностью обновления в фиксированной точке в пределах сигнального цикла тактового сигнала.

8. Интегральная схема по п.7, в которой ячейка цепи сканирования, генерирующая сигнал сброса, включает вентильную схему, выполненную с возможностью стробирования генерированного сигнала сброса из схемы с фиксацией состояния, запоминающей сигнал сброса, с помощью сигнала, обеспечивающего сканирование.

9. Интегральная схема по любому одному из предыдущих пунктов, в котором каждая схемная часть с фиксацией состояния загружается значением сигнала, отличающимся от заданного значения сброса, до генерации сигнала сброса.

10. Способ выполнения проверки работы функции сброса интегральной цепи, при этом интегральная цепь имеет схемную часть, включающую по меньшей мере одну схемную часть с фиксацией состояния, выполненную с возможностью запоминать значение сигнала, которое сбрасывается в заданное значение сброса при приеме схемной частью сигнала сброса, и одну или более последовательных цепей тестового сканирования, каждая из который имеет ряд ячеек цепи сканирования, причем по меньшей мере одна из последовательных цепей тестового сканирования запоминает тестовые сигналы и подает их на схемную часть, в качестве части выполнения проверки правильной работы этой схемной части, при этом тестовые сигналы подают на схемную часть под управлением сигнала, обеспечивающего сканирование, и синхронно с тактовым сигналом, содержащий этапы, при которых запоминают заданное значение сигнала сброса в ячейке цепи сканирования, генерирующей сигнал сброса, входящей в последовательную цепь тестового сканирования, и осуществляют генерирование сигнала сброса из заданного значения сигнала сброса под управлением сигнала, обеспечивающего сканирование, и независимо от тактового сигнала и асинхронно с тактовым сигналом.