Система памяти - RU2015134146A

1. Устройство для использования в модуле памяти, который соединен с хост-контроллером памяти по шине, содержащее:

логику управления модулем памяти для выработки сигнала запроса в хост-контроллере памяти, имеющем длительность импульса больше или равную минимальной длительности импульса, где минимальная длительность импульса содержит ряд тактовых циклов, необходимых для гарантии того, что хост-контроллер памяти обнаруживает сигнал запроса, и где длительность импульса сигнала запроса показывает по меньшей мере одну функцию в дополнение к сигналу запроса в хост-контроллере памяти.

2. Устройство по п. 1, в котором сигнал запроса побуждает хост-контроллер памяти вырабатывать сигнала гранта, где логика управления модулем памяти дополнительно отправляет данные в хост-контроллер памяти в ответ на прием сигнала гранта.

3. Устройство по п. 2, в котором длительность импульса побуждает хост-контроллер памяти выполнять по меньшей мере одну функцию, которую показывает длительность импульса, в дополнение к отправке сигнала гранта в ответ на сигнал запроса.

4. Устройство по п. 1, в котором длительность импульса, равная минимальной длительности импульса, показывает только сигнал запроса и никакую дополнительную функцию.

5. Устройство по п. 1, в котором выработка сигнала запроса по меньшей мере с первой длительностью импульса больше, чем минимальная длительность импульса, показывает по меньшей мере первую функцию, где выработка сигнала запроса по меньшей мере со второй длительностью импульса больше, чем первая длительность импульса, показывает по меньшей мере вторую функцию, где выработка сигнала запроса по меньшей мере с третьей длительностью импульса больше, чем вторая длительность импульса, показывает по меньшей мере третью функцию.

6. Устройство по п. 5, в котором первая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий первую длительность импульса, в котором вторая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий вторую длительность импульса, и в котором третья функция показывается тогда, когда вырабатывается сигнал запроса, имеющий третью длительность импульса.

7. Устройство по п. 1, в котором выработанная длительность импульса содержит одну из множества длительностей импульсов, равных или кратных минимальной длительности импульса, где множество длительностей импульсов разделено на минимальное число тактовых циклов, необходимых для гарантированного обнаружения длительности импульса хост-контроллером памяти, и где различные выработанные длительности импульсов кодируют различные функции в сигнале запроса.

8. Устройство по п. 7, в котором минимальная длительность импульса содержит 2 тактовых импульса, и в котором выработка сигнала запроса с длительностью импульса, равной одной из длительностей импульсов 6, 10 и 14 тактовых импульсов, показывает различную функцию для хост-контроллера памяти, которая выполняется в дополнение к обработке сигнала запроса.

9. Устройство по п. 1, в котором сигнал запроса содержит сигнал разрешения подачи тактовых импульсов.

10. Устройство, соединенное по меньшей мере с одним модулем памяти по шине, содержащее логику хост-контроллера памяти для:

обнаружения сигнала запроса из модуля памяти, имеющего длительность импульса больше или равную минимальной длительности импульса, где минимальная длительность импульса содержит ряд тактовых циклов, необходимых для гарантии того, что хост-контроллер памяти обнаруживает сигнал запроса, и где длительность импульса сигнала запроса показывает по меньшей мере одну функцию в дополнение к сигналу запроса в хост-контроллере памяти;

определения функции, соответствующей длительности импульса сигнала запроса; и

исполнения определенной функции.

11. Устройство по п. 10, в котором логическая схема хост-контроллера памяти дополнительно вырабатывает сигнал гранта для отправки в модуль памяти по шине в ответ на прием сигнала запроса.

12. Устройство по п. 10, в котором логическая схема хост-контроллера памяти дополнительно определяет длительность импульса, которая будет равна минимальной длительности импульса, где определенная функция содержит сигнал запроса без дополнительной функции в ответ на длительность импульса сигнала запроса, равную минимальной длительности импульса.

13. Устройство по п. 10, в котором логическая схема хост-контроллера памяти дополнительно определяет длительность импульса,

причем определенная функция содержит по меньшей мере одну функцию из:

первой функции в ответ на определенную длительность импульса, содержащую по меньшей мере первую длительность импульса, которая больше или равна минимальной длительности импульса;

второй функции в ответ на определенный импульс, содержащий по меньшей мере вторую длительность импульса больше, чем первая длительность импульса; и

третьей функции в ответ на определенный импульс, содержащий по меньшей мере третью длительность импульса больше, чем вторая длительность импульса.

14. Устройство по п. 13, в котором только первая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий первую длительность импульса, в котором вторая функция показывается тогда, когда вырабатывается сигнал запроса, имеющий вторую длительность импульса, и в котором третья функция показывается тогда, когда вырабатывается сигнал запроса, имеющий третью длительность импульса.

15. Устройство, выполненное в первом модуле памяти, соединенном с хост-контроллером памяти и вторым модулем памяти по шине, содержащее:

логическую схему контроллера модуля памяти для:

определения регулировки таймирования на основании по меньшей мере одного компонента по меньшей мере в одном из первого модуля памяти и второго модуля памяти; и

регулировки таймирования выходного сигнала в хост-контроллере памяти на основании определенной регулировки таймирования для согласования таймирования на выходе второго модуля памяти.

16. Устройство по п. 15, в котором определение регулировки таймирования содержит:

ускорение таймирования в ответ на первый модуль памяти, имеющий по меньшей мере один компонент, осуществляющий таймирование выхода, не включенного во второй модуль памяти; и

добавление задержки к таймированию в ответ на второй модуль памяти, имеющий по меньшей мере один компонент, осуществляющий таймирование на выходе второго модуля памяти, который не включен в первый модуль памяти.

17. Устройство по п. 16, в котором определение регулировки таймирования содержит как ускорение таймирования, так и добавление задержки, где определенное регулирование таймирования содержит сетевой график ускорения и добавления задержки.

18. Устройство по п. 16, в котором по меньшей мере один компонент содержит буфер данных в первом модуле памяти, где регулировка таймирования содержит задержку таймирования выходного сигнала, когда второй модуль памяти не включает в себя буфер данных, например, как включенный в первый модуль памяти.

19. Устройство по п. 16, в котором по меньшей мере один компонент содержит регистр во втором модуле памяти, где регулировка таймирования содержит задержку таймирования выходного сигнала, когда второй модуль памяти включает в себя регистр, который не включен в первый модуль памяти.

20. Устройство по п. 19, в котором регистр во втором модуле памяти приводится в действие по шинам команд, адресов и управления.

21. Устройство по п. 15, в котором выход, имеющий регулируемой таймирование, содержит выход из буфера данных первого модуля памяти.

22. Устройство по п. 15, в котором первые и вторые модули памяти содержат различные типы модулей памяти с двухрядным расположением выводов (DIMM).

23. Устройство по п. 22, в котором второй модуль памяти содержит один из небуферной DIMM (UDIMM), зарегистрированной DIMM (RDIMM) и DIMM с пониженной нагрузкой (LRDIMM).

24. Устройство по п. 23, в котором регулировка таймирования содержит ускорение таймирования выходного сигнала, когда первый модуль памяти включает в себя буфер данных, и второй модуль памяти содержит UDIMM.

25. Устройство по п. 23, в котором регулировка таймирования содержит задержку таймирования на выходе тогда, когда второй модуль памяти содержит RDIMM, и первый модуль памяти не включает в себя регистр, и ускорение таймирования выходного сигнала тогда, когда первый модуль памяти включает в себя буфер данных на выходе.

26. Устройство по п. 23, в котором регулировка таймирования содержит задержку таймирования на выходе тогда, когда второй модуль памяти содержит LRDIMM, и первый модуль памяти не включает в себя буфер данных на выходе.

27. Устройство, соединенное с модулем памяти по шине, содержащее:

логическую схему хост-контроллера памяти для:

отправки команды регистра режима работы в модуль памяти по каналу, чтобы запрограммировать один из множества регистров режима работы в модуле памяти, где команда регистра режима работы показывает один из регистров режима работы и включает в себя данные для указанного регистра режима работы.

28. Устройство по п. 27, в котором команда регистра режима работы отправляется в модуль памяти во время инициализации модуля памяти перед обучением шины в модуле памяти для операций шины.

29. Устройство по п. 28, в котором команда регистра режима работы содержит одноцикловую команду, и в котором после обучения модуля памяти двухцикловые команды используются поддержания связи с модулем памяти по шине.

30. Устройство по п. 28, в котором команда регистра режима работы использует адресные входные сигналы и командные входные сигналы, чтобы показать один из регистров режима работы и предоставить данные для указанного регистра режима работы.

31. Устройство по п. 30, в котором команда регистра режима работы использует командные входные сигналы по шине, чтобы показать, какой регистр режима работы будет использоваться, и использует адресные входные сигналы по шине, чтобы предоставить данные для указанного регистра режима работы.

32. Устройство по п. 27, в котором модуль памяти содержит первый модуль памяти, и в котором команда регистра режима работы содержит первую команду регистра режима работы, где логическая схема хост-контроллера памяти дополнительно

отправляет вторую команду регистра режима работы во второй модуль памяти по шине, при этом первые и вторые команды регистра режима работы имеют тот же самый формат, причем вторая команда регистра режима работы побуждает второй модуль памяти хранить данные в виде второй команды регистра режима работы в регистре режима работы в одном из множества чипов памяти во втором модуле памяти.

33. Устройство по п. 27, в котором имеется шестнадцать регистров режима работы в модуле памяти, и в котором регистр режима работы включает в себя четыре входных разряда для указания одного из этих шестнадцати регистров режима работы, предназначенного для хранения данных.

34. Устройство, выполненное в модуле памяти, которое поддерживает связь с хост-контроллером памяти по шине, содержащее:

регистры режима работы;

логическую схему контроллера модуля памяти для:

приема команды регистра режима работы из хост-контроллера памяти по каналу, чтобы запрограммировать один из регистров режима работы, где команда регистра режима работы показывает один из регистров режима работы и включает в себя данные для указанного регистра режима работы; и

записи данных, включенных в команду регистра режима работы в указанный регистр режима работы в контроллере модуля памяти.

35. Устройство по п. 34, в котором команда регистра режима работы принимается во время инициализации модуля памяти перед обучением шины в модуле памяти для операций шины.

36. Устройство по п. 35, в котором команда регистра режима работы содержит одноцикловую команду, и в котором после обучения модуля памяти используются двухцикловые команды для поддержания связи между модулем памяти и хост-контроллером памяти по шине.

37. Устройство по п. 34, в котором команда регистра режима работы использует адресные входные сигналы и командные входные сигналы в модуле памяти для того, чтобы показать один из регистров режима работы и обеспечить данные для указанного регистра режима работы.

38. Устройство по п. 37, в котором команда регистра режима работы использует командные входные сигналы по шине для того, чтобы показать, какой используется регистр режима работы, и использует адресные входные сигналы по шине для предоставления данных для указанного регистра режима работы.

39. Устройство для передачи данных в модуль памяти по шине, содержащее:

логическую схему хост-контроллера памяти для:

размещения первой половины команды на шине для модуля памяти в первом тактовом цикле;

размещение команды выбора чипа на шине для модуля памяти в течение первой половины команды; и

размещение второй половины команды на шине во втором тактовом цикле, следующем за первым тактовым циклом, где модуль памяти принимает вторую половину команды с интервалом задержки относительно приема первой половины команды.

40. Устройство по п. 39, в котором хост-контроллер памяти не подает дополнительную команду сигнала выбора чипа по шине для инструктирования модуля памяти, который осуществляет доступ ко второй половине команды.

41. Устройство по п. 39, в котором второй тактовый цикл представляет собой один или два тактовых импульса из первого тактового цикла, и в котором интервал задержки равен одному или двум тактовым циклам с момента, когда была принята первая половина команды.

42. Устройство по п. 41, в котором второй тактовый цикл представляет собой один тактовый импульс из первого тактового цикла, и интервал задержки равен одному тактовому циклу с момента, когда была принята команда выбора чипа в режиме регулярного таймирования.

43. Устройство по п. 42, в котором логическая схема хост-контроллера памяти дополнительно:

инициирует режим высокоскоростного таймирования, причем в режиме высокоскоростного таймирования первая и вторая половины команды размещаются каждый по отдельности на шине в течение двух тактовых циклов, команда выбора чипа размещается на шине в течение одного тактового цикла относительно первого тактового цикла, после размещения первой команды на шине, второй тактовый цикл равен двум тактовым импульсам относительно первого тактового цикла, и интервал задержки содержит два тактовых цикла.

44. Устройство по п. 43, в котором логическая схема хост-контроллера памяти дополнительно

программирует модуль памяти во время инициализации, чтобы указать режим высокоскоростного таймирования; и

программирует модуль памяти во время инициализации, чтобы указать режим таймирования с регулярной скоростью.

45. Устройство по п. 39, в котором первая и вторая половины команды включают в себя части одного адреса для команды считывания.

46. Устройство, выполненное в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:

логическую схему контроллера модуля памяти для:

приема команды сигнала выбора чипа для первой половины команды, размещенной на шине в первом тактовом цикле с помощью хост-контроллера памяти;

прием первой половину команды по шине в ответ на команду сигнала выбора чипа; и

прием второй половины команды, размещенной на шине с помощью хост-контроллера памяти во втором тактовом цикле после первого тактового цикла, который представляет собой интервал задержки относительно приема первой половины команды.

47. Устройство по п. 39, в котором модуль памяти автоматически принимает вторую половину команды по шине автоматически без приема дополнительного сигнала выбора чипа из хост-контроллера памяти.

48. Устройство по п. 39, в котором второй тактовый цикл представляет собой один или два тактовых импульса относительно первого тактового цикла, и в котором интервал задержки равен одному или двум тактовым циклам с момента, когда была принята команда выбора чипа.

49. Устройство по п. 48, в котором второй тактовый цикл представляет собой один тактовый импульсом относительно первого тактового цикла, и в котором интервал задержки равен одному тактовому циклу с момента, когда была принята команда выбора чипа в режиме регулярного таймирования.

50. Устройство по п. 49, в котором логическая схема контроллера модуля памяти дополнительно:

инициирует режим высокоскоростного таймирования, причем в режиме высокоскоростного таймирования первая и вторая половины команды размещаются каждая по отдельности на шине в течение двух тактовых циклов, команда выбора чипа размещается на шине в течение одного тактового цикла относительно первого тактового цикла после размещения первой команды на шине, когда второй тактовый цикл равен двум тактовым импульсам относительно первого тактового цикла, и интервал задержки, используемый модулем памяти для определения того, когда принимать вторую половину команды, содержит второй тактовый цикл относительно приема первой половины команды.

51. Устройство по п. 50, в котором логическая схема контроллера модуля памяти дополнительно:

определяет, является ли режим таймирования режимом высокоскоростного таймирования, причем режим высокоскоростного таймирования инициируется в ответ на определение того, что режимом таймирования является режим высокоскоростного таймирования; и

работает в режиме регулярного таймирования в ответ на определение того, что режим таймирования не является режимом высокоскоростного таймирования.

52. Устройство по п. 46, в котором первая и вторая половины команды включают в себя части одного адреса для команды считывания.

53. Устройство в модуле памяти, предназначенном для обработки адресов в командах, отправляемых по шине из хост-контроллера памяти, содержащее:

контроллер модуля памяти для:

определения того, доступны ли старшие разряды адреса для модуля памяти;

использования предварительно определенного значения по меньшей мере для одного старшего разряда адреса с адресами, передаваемыми из хост-контроллера памяти в ответ на определение того, что старшие разряды адреса не доступны для адресации первого адресного пространства в модуле памяти; и

использования значений, передаваемых из хост-контроллера памяти по меньшей мере на одном выводе, который используется по меньшей мере для одного старшего разряда адреса в ответ на определение того, что старшие разряды адреса доступны для адресации второго адресного пространства, причем второе адресное пространство больше, чем первое адресное пространство.

54. Устройство по п. 53, в котором контроллер модуля памяти дополнительно:

принимает команду из хост-контроллера памяти, показывающую, что доступны старшие разряды адреса; и

устанавливает регистр, чтобы показать, что доступны старшие разряды адреса, причем определение того, доступны ли старшие разряды адреса, производится путем считывания значения в регистре.

55. Устройство по п. 54, в котором старшие разряды адреса недоступны на основании по меньшей мере на одного из возможностей шины и конфигурации интерфейса модуля памяти.

56. Устройство по п. 55, в котором старшие разряды адреса недоступны тогда, когда модуль памяти имеет меньше выводов, которые используются для адресации, по сравнению с количеством выводов, поддерживаемых на шине.

57. Устройство по п. 56, в котором старшие разряды адреса недоступны тогда, когда модуль памяти содержит малогабаритный модуль памяти с двухрядным расположением выводов (SODIMM).

58. Устройство по п. 54, в котором команда содержит команду установки регистра режима работы (MRS), и в котором регистр, который установлен, содержит один из регистров режима работы, установленных командой MRS.

59. Устройство по п. 53, в котором контроллер модуля памяти поддерживает различные возможности адресации для различных поддерживаемых конфигураций интерфейса на шине и для модуля памяти.

60. Устройство, соединенное с модулем памяти по шине, содержащее:

логическую схему хост-контроллера памяти для:

отправки команды предварительного разрешения подачи тактовых импульсов (-СКЕ) в модуль памяти по шине, показывающей по меньшей мере одну операцию управления электропитанием, которая будет выполняться; и

подтверждения сигнала СКЕ низкого уровня в модуле памяти после отправки команды предварительного СКЕ, чтобы побудить контроллер модуля памяти выполнить по меньшей мере одну показанную операцию управления электропитанием в ответ на сигнал СКЕ низкого уровня.

61. Устройство по п. 60, в котором команда предварительного СКЕ показывает одно из множества состояний управления электропитанием, причем по меньшей мере одна показанная операция управления электропитанием содержит множество операций, которые выполняются для конфигурирования модуля памяти на указанное состояние управления электропитанием.

62. Устройство по п. 61, в котором каждое из состояний управления электропитанием содержат различные состояния пониженного энергопотребления, где различные уровни электропитания прикладываются к различным компонентам в модуле памяти в различных состояниях пониженного энергопотребления, причем отправка сигнала СКЕ низкого уровня побуждает контроллер модуля памяти выполнять операции перехода в состояние пониженного энергопотребления при управлении электропитанием, которое точно определено в команде предварительного СКЕ.

63. Устройство, выполненное в контроллере модуля памяти, соединенным с хост-контроллером памяти по шине, содержащее:

логическую схему контроллера модуля памяти для:

приема команды предварительного разрешения подачи тактовых импульсов (СКЕ), показывающей по меньшей мере одну операцию управления электропитанием, которая будет выполняться;

обнаружения сигнала СКЕ низкого уровня после приема сигнала предварительного СКЕ; и

исполнения по меньшей мере одной показанной операции управления электропитанием в команде предварительного СКЕ в ответ на сигнал СКЕ низкого уровня.

64. Устройство по п. 63, в котором логическая схема контроллера модуля памяти дополнительно

устанавливает регистр для указания по меньшей мере одной операции управления электропитанием; и

определяет по меньшей мере одну операцию управления электропитанием, которая будет выполняться при считывании регистра в ответ на сигнал СКЕ низкого уровня.

65. Устройство по п. 64 в котором логическая схема контроллера модуля памяти дополнительно

выполняет операцию обработки сигнала СКЕ низкого уровня по умолчанию в ответ на регистр, не показывающий по меньшей мере одну операцию управления электропитанием, которая будет выполняться.

66. Устройство по п. 63, в котором команда предварительного СКЕ показывает одно из множества состояний управления электропитанием, причем исполняемая по меньшей мере одна операция управления электропитанием содержит множество операций, которые выполняются для конфигурирования модуля памяти на показанное состояние управления электропитанием.

67. Устройство по п. 60, в котором каждое из состояний управления электропитанием содержат различные режимы пониженного энергопотребления, где разные уровни электропитанием прикладываются к различным компонентам в модуле памяти в различных режимах пониженного энергопотребления, причем исполнение по меньшей мере одной показанной операции управления электропитанием осуществляет переход в состояние пониженного энергопотребления управления электропитанием, точно определенное в команде предварительного СКЕ.

68. Устройство, соединенное с модулем памяти по шине, содержащее:

хост-контроллер памяти для:

определения того, показывает ли пакет данных считывания, возвращенный из модуля памяти, по меньшей мере один кредит записи; и

увеличение кредитов записи в ответ на определение того, что пакет данных считывания показывает по меньшей мере один кредит записи.

69. Устройство по п. 68, в котором хост-контроллер памяти дополнительно:

отправляет команду записи в модуль памяти в ответ на определение того, что имеются доступные кредиты записи; и

уменьшает кредиты записи в ответ на отправку команды записи.

70. Устройство по п. 68, в котором пакет данных считывания возвращается в ответ на запрос считывания хост-контроллера памяти, отправленный в модуль памяти для считывания данных в модуле памяти.

71. Устройство по п. 68, в котором пакеты данных считывания показывают многочисленные кредиты записи.

72. Устройство в модуле памяти, который обрабатывает запросы записи, отправленные из хост-контроллера памяти по шине, содержащее:

счетчик кредитов записи; и

логическую схему контроллера модуля памяти для:

увеличение значения счетчика кредитов записи в ответ на завершение запроса записи, отправленного из хост-контроллера памяти;

выработки пакета данных считывания в ответ на запрос считывания, отправленный из хост-контроллера памяти; и

указание числа кредитов записи, указанных в счетчике кредитов записи в пакете данных считывания для возврата в хост-контроллер памяти.

73. Устройство по п. 72, в котором логическая схема контроллера модуля памяти дополнительно:

завершает запрос записи путем распределения данных записи в буфере записи для запроса записи, предназначенного для элементов хранения памяти.

74. Устройство по п. 72, в котором многочисленные кредиты записи показаны в пакете данных считывания.

75. Устройство по п. 72, в котором логическая схема контроллера модуля памяти дополнительно:

определяет, что счетчик кредитов записи превышает пороговое значение; и отправляет пакет в хост-контроллер памяти, возвращающий по меньшей мере один из кредитов записи в счетчике записи в ответ на определение того, что счетчик кредитов записи превышает пороговое значение.

76. Устройство по п. 75, в котором пакет, отправленный в хост, показывающий количество кредитов записи, когда счетчик кредитов записи превышает пороговое значение, содержит пакет данных считывания, не имеющих данные считывания.

77. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:

контроллер модуля памяти для:

подтверждения первого сигнала ошибки на выводе ошибки по шине для оповещения хост-контроллера памяти о том, что операции обработки ошибки выполняются в ответ на обнаружение ошибки;

выполнения операций обработки ошибки для возврата шины в исходное состояние в ответ на обнаружение ошибки; и

подтверждения второго сигнала ошибки на выводе ошибки по шине для сигнализации того, что операции обработки ошибки завершены, и шина возвращается в исходное состояние.

78. Устройство по п. 77, в котором первый сигнал ошибки содержит сигнал ошибки низкого уровня, и второй сигнал ошибки содержит сигнал ошибки высокого уровня.

79. Устройство по п. 77, в котором операции обработки ошибок содержат:

отбрасывание всех ожидающих запросов считывания;

распределение записей в буфере записи в элементах хранения в модуле памяти; и

сброс буферов контроллера модуля памяти.

80. Устройство по п. 77, в котором операции обработки ошибок содержат сброс счетчика кредитов записи для кредитов записи, которые будут возвращаться.

81. Устройство по п. 77, в котором операции обработки ошибок выполняются в ответ на прием подтверждения из хост-контроллера памяти относительно того, что был принят первый сигнал ошибки.

82. Устройство, соединенное с модулем памяти по шине, содержащее:

логическую схему контроллера модуля памяти для:

обнаружения первого сигнала ошибки на выводе для сигнала ошибки из модуля памяти;

приостановления операций считывания и записи в модуле памяти в ответ на первый сигнал ошибки;

обнаружения второго сигнала ошибки на выводе для сигнала ошибки из модуля памяти; и

возобновления операций считывания и записи в модуле памяти в ответ на обнаружение второго сигнала ошибки.

83. Устройство по п. 82, в котором первый сигнал ошибки содержит сигнал ошибки низкого уровня, и второй сигнал ошибки содержит сигнал ошибки высокого уровня.

84. Устройство по п. 82, в котором логическая схема хост-контроллера памяти дополнительно

отправляет подтверждение в модуль памяти относительно того, что был принят первый сигнал ошибки, причем приостановление операций считывания и записи и выполнение операций обработки ошибок выполняются в ответ на отправление подтверждения.

85. Устройство по п. 82, в котором логическая схема хост-контроллера памяти дополнительно:

устанавливает кредиты записи, показывающие, когда можно отправить команды записи в максимальном количестве в ответ на первый сигнал ошибки.

86. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:

логическую схему контроллера модуля памяти для:

обнаружения ошибки записи для запроса записи в модуле памяти; и

подтверждения сигнала ошибки на шине в хост-контроллере памяти в ответ на обнаружение ошибки записи.

87. Устройство по п. 86, в котором сигнал ошибки является единственным сообщением, переданным в хост-контроллер памяти относительно обнаруженной ошибки записи.

88. Устройство по п. 86, в котором сигнал ошибки содержит сигнал ошибки низкого уровня, подтвержденный на выводе для сигнала ошибки на шине.

89. Устройство по п. 86, в котором отсутствие отправки сигнала ошибки в течение предварительно определенного периода времени запроса записи показывает, что запрос записи завершился успешно.

90. Устройство, соединенное с модулем памяти по шине, содержащее:

логическую схему контроллера модуля памяти для:

отправки запроса записи в модуль памяти;

обнаружения сигнала ошибки, подтвержденного из модуля памяти; и

повторной отправки запроса записи в ответ на обнаружение сигнала ошибки в течение предварительно определенного периода времени отправки запроса записи.

91. Устройство по п. 90, в котором сигнал ошибки содержит сигнал ошибки низкого уровня, подтвержденный на выводе для сигнала ошибки на шине.

92. Устройство по п. 90, в котором логическая схема хост-контроллера памяти дополнительно

обрабатывает запрос записи, как успешно завершенный, в ответ на не прием сигнала ошибки после предварительно определенного времени.

93. Устройство по п. 90, в котором запрос записи повторно отправляется в том случае, если сигнал ошибки отправляется для ошибки, не связанной с ошибкой запроса записи при приеме сигнала ошибки в течение предварительно определенного периода времени.

94. Устройство по п. 90, в котором повторная отправка запроса записи содержит определение множества запросов записи, отправленных в течение предварительно определенного периода времени сигнала ошибки, причем повторная отправка, содержит повторную отправку определенного множества запросов записи.

95. Устройство по п. 90, в котором логическая схема хост-контроллера памяти дополнительно выполняет операцию обработки ошибки, не связанную с ошибками запроса записи, определенными для сигнала ошибки.

96. Устройство по п. 95, в котором операция обработки ошибки, не связанная с ошибками записи, выполняется в дополнение к повторной отправке запроса записи.

97. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее:

начальное значение скремблера;

логическую схему контроллера модуля памяти для:

извлечения данных, хранящихся в элементах хранения модуля памяти в ответ на запрос считывания;

использования начального значения скремблера для скремблирования извлеченных данных, которые будут включены в пакет данных считывания;

возвращения пакета данных считывания, имеющего скремблированные данные в хост-контроллер памяти; и

обновления начального значения скремблера.

98. Устройство по п. 97, в котором начальное значение скремблера скремблирует адрес данных считывания, включенных в пакет данных считывания.

99. Устройство по п. 97, в котором обновление начального значения скремблера содержит обновление начального значения скремблера псевдослучайным способом.

100. Устройство по п. 97, в котором логическая схема контроллера модуля памяти использует алгоритм скремблирования для скремблирования данных считывания, причем алгоритм скремблирования содержит такой алгоритм скремблирования/дескремблирования, который реализован в хост-контроллере памяти для скремблирования скремблированных данных считывания в пакете данных считывания.

101. Устройство по п. 97, в котором логическая схема контроллера модуля памяти:

принимает запрос записи, имеющий скремблированные данные записи, показывающие адрес записи в модуле памяти;

дескремблирует скремблированные данные записи, использующие адрес записи для выработки восстановленных данных записей; и

сохраняет нескремблированные данные записи в адресе записи в модуле памяти.

102. Устройство, поддерживающее связь с модулем памяти по шине, содержащее:

начальное значение скремблера;

логическую схему контроллера модуля памяти для:

приема пакета данных считывания, имеющих скремблированные данные считывания, возвращенные в ответ на запрос считывания;

обновления начального значения скремблера в ответ на прием пакета данных считывания; и

использования начального значения скремблера для дескремблирования скремблированных данных считывания.

103. Устройство по п. 102, в котором адрес данных считывания скремблируется в пакете данных считывания, причем дескремблирование скремблированных данных считывания дополнительно содержит дескремблирование скремблированного адреса для определения запроса считывания, для которого возвращается пакет данных считывания.

104. Устройство по п. 103, в котором обновление начального значения скремблера содержит обновление начального значения скремблера псевдослучайным способом.

105. Устройство по п. 97, в котором логическая схема хост-контроллера памяти использует алгоритм скремблирования для скремблирования данных считывания, где алгоритм скремблирования содержит тот же самый алгоритм скремблирования/дескремблирования, реализованный в хост-контроллере памяти для скремблирования скремблированных данных считывания в пакете данных считывания.

106. Устройство в модуле памяти, поддерживающем связь с хост-контроллером памяти по шине, содержащее

логическую схему контроллера модуля памяти для:

выбора первой конфигурации интерфейса шины, имеющей первую ширину шины, которая используется для отправки данных по шине в ответ на параметр интерфейса, показывающий первый параметр интерфейса; и

выбора второй конфигурации интерфейса шины, имеющей вторую ширину шины, которая используется для отправки данных по шине в ответ на параметр интерфейса, показывающий второй параметр интерфейса, где первая ширина шины имеет меньше разрядов, чем вторая ширина шины.

107. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно

вырабатывает первое число передач для первой конфигурации интерфейса шины, чтобы выполнить запрос передачи в ответ на параметр интерфейса, показывающий первый параметр интерфейса; и

вырабатывает второе число передач для первой конфигурации интерфейса шины, чтобы выполнить запрос передачи в ответ на параметр интерфейса, показывающий второй параметр интерфейса, где первое число передач больше, чем второе число передач.

108. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно

выбирает третью конфигурацию интерфейса шины, имеющую третью ширину шины, которая используется для отправки данных по шине в ответ на параметр интерфейса, показывающий третий параметр интерфейса, где вторая ширина шины имеет меньше разрядов, чем третья ширина шины.

109. Устройство по п. 108, в котором первая ширина шины содержит 9 разрядов, вторая ширина шины содержит 18 разрядов, и третья ширина шины содержит 72 разряда.

110. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно

устанавливает параметр интерфейса на основании по меньшей мере одного сигнала, принятого по шине.

111. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно

определяет ширину шины путем доступа к шине, где параметр интерфейса показывает определенную ширину шины.

112. Устройство по п. 106, в котором логическая схема контроллера модуля памяти дополнительно

устанавливает параметр интерфейса на основании сигнала, подтвержденного по меньшей мере на одном связывающем выводе, который является внешним по отношению к шине, соединенной с модулем памяти, где по меньшей мере один связывающий вывод показывает одну из по меньшей мере одной из первой и второй конфигураций интерфейса шины.