Система и способ тестирования и конфигурирования fpga - RU2017129272A

1. Программируемая пользователем вентильная матрица, имеющая возможность реализации логической функции, указанная программируемая пользователем вентильная матрица содержит множество аппаратных поисковых таблиц (21, 22), линии выбора или выходы каждой поисковой таблицы программируемым образом взаимно подключаются к линиям выбора или выходам другой указанной поисковой таблицы посредством множества программируемых переключателей (26), указанная программируемая пользователем вентильная матрица отличается тем, что дополнительно содержит:

множество триггеров (3701, 3702, 3703, 3704, 3705, 3706, 3707, 3708, 3709, 3710, 3711, 3712, 3713, 3714, 3715) в конфигурации сдвигового регистра (37), каждая указанная поисковая таблица (21, 22) имеет по меньшей мере один вход, соединенный с выходом соответствующего указанного триггера (3701, 3702, 3703, 3704, 3705, 3706, 3707, 3708, 3709, 3710, 3711, 3712, 3713, 3714, 3715), и каждый указанный программируемый переключатель (26) соединен с выходом дополнительного соответствующего указанного триггера (3701, 3702, 3703, 3704, 3705, 3706, 3707, 3708, 3709, 3710, 3711, 3712, 3713, 3714, 3715); и

причем указанная программируемая пользователем вентильная матрица выполнена с возможностью работы в первом режиме, в котором указанный сдвиговый регистр (37) загружается предопределенными тестовыми значениями, и во втором режиме, в котором указанный сдвиговый регистр (37) загружается значениями, реализующими указанную логическую функцию.

2. Программируемая пользователем вентильная матрица по п.1, в которой первый триггер (3701) в указанном сдвиговом регистре соединяется с входным мультиплексором (38), указанный входной мультиплексор (38) принимает указанные предопределенные тестовые значения на первом входе (381) и указанные значения, реализующие указанную логическую функцию, на втором входе (382), и в зависимости от сигнала выбора режима настраивается для подачи или указанного тестового образца, или указанного битового потока данных к указанному первому триггеру (3701).

3. Программируемая пользователем вентильная матрица по любому из предыдущих пунктов, в которой указанный сдвиговый регистр (37) является одним из множества таких сдвиговых регистров (421, 431, 441; 521, 531, 541; 621, 622, 623, 624, 625, 626), которые выполнены с возможностью обеспечения различных частей указанной программируемой пользователем вентильной матрицы.

4. Программируемая пользователем вентильная матрица по п. 3, в которой указанное множество сдвиговых регистров (421, 431, 441; 521, 531, 541; 621, 622, 623, 624, 625, 626) конфигурируется для параллельной загрузки указанными предопределенными тестовыми значениями в указанном первом режиме или указанными значениями, реализующими указанную логическую функцию, - в указанном втором режиме.

5. Программируемая пользователем вентильная матрица по п. 3, в которой указанное множество сдвиговых регистров (421, 431, 441; 521, 531, 541; 621, 622, 623, 624, 625, 626) конфигурируется для последовательной загрузки указанными предопределенными тестовыми значениями в указанном первом режиме или указанными значениями, реализующими указанную логическую функцию, - в указанном втором режиме.

6. Программируемая пользователем вентильная матрица по пп. 3-5, дополнительно содержащая систему (64, 65) адресации, посредством которой любой из указанного множества сдвиговых регистров (421, 431, 441; 521, 531, 541; 621, 622, 623, 624, 625, 626) может отдельно или группой адресоваться для загрузки указанными предопределенными тестовыми значениями в указанном первом режиме или указанными значениями, реализующими указанную логическую функцию, - в указанном втором режиме.

7. Программируемая пользователем вентильная матрица по п. 6, в которой указанная система (64, 65) адресации содержит соответствующим образом адресуемый синхронизирующий логический элемент (631, 632, 633, 634, 635, 636), ассоциированный с каждым из указанных сдвиговых регистров, указанный синхронизирующий логический элемент (631, 632, 633, 634, 635, 636) настраивается для обеспечения синхросигнала к сдвиговому регистру (621, 622, 623, 624, 625, 626), с которым он ассоциирован, когда адресуется таким образом.

8. Программируемая пользователем вентильная матрица по любому из предыдущих пунктов, дополнительно настраиваемая для реализации третьего режима работы, в котором указанные значения, реализующие указанную логическую функцию, загруженные в указанные сдвиговые регистры (421, 431, 441; 521, 531, 541; 621, 622, 623, 624, 625, 626) в указанном втором режиме работы, считываются из указанных сдвиговых регистров (421, 431, 441; 521, 531, 541; 621, 622, 623, 624, 625, 626).

9. Способ работы FPGA, содержащий этапы, на которых:

дают команду мультиплексору (38), который имеет выход, соединенный с программирующим сдвиговым регистром (37), выбрать вход, принимающий конфигурационные значения, реализующие тестовый протокол,

дают команду множеству триггеров (915, 916) LUT, чтобы они вошли в тестовую конфигурацию, в которой каждый указанный триггер (915, 916) LUT принимает вводимую информацию, реализующую указанный тестовый протокол, и причем указанные триггеры (915, 916) LUT подключаются в качестве сдвигового регистра,

синхронизируют указанный программирующий сдвиговый регистр (37) для загрузки его первого набора элементов (3707, 3708, 3709, 3710, 3711, 3712, 3713, 3714, 3715) конфигурационными значениями LUT, принадлежащими указанным конфигурационным значениям, реализующим указанный тестовый протокол;

синхронизируют указанный программирующий сдвиговый регистр (37) для загрузки второго набора элементов (3701, 3702, 3703, 3704, 3705, 3706) указанного сдвигового регистра (37) конфигурацией маршрутизирующего переключателя, принадлежащей указанным конфигурационным значениям, реализующим указанный тестовый протокол,

дают команду указанному множеству триггеров (915, 916) LUT, чтобы они вошли в рабочую конфигурацию, в которой каждый указанный триггер (915, 916) LUT принимает вводимую информацию с выходов множества LUT (21, 22), соответственно,

применяют данные, введенные в указанное множество LUT (21, 22),

синхронизируют указанные триггеры (915, 916) LUT для выборки выходов каждой указанной LUT (21, 22) в соответствующий указанный триггер (915, 916), указанные выходы зависят от указанного тестового протокола и указанных входов данных,

дают команду указанным триггерам (915, 916) LUT, чтобы они вошли в тестовую конфигурацию, в которой указанные триггеры LUT подключаются в сдвиговом регистре LUT, и они подключаются в качестве сдвигового регистра, и

синхронизируют указанные триггеры (915, 916) LUT для считывания значений указанного сдвигового регистра LUT, содержащего указанные выходы указанных LUT в зависимости от указанного тестового протокола и указанных входов данных.

10. Способ работы FPGA, содержащий этапы, на которых:

дают команду мультиплексору (38), который имеет выход, соединенный с программирующим сдвиговым регистром (37), выбрать вход, принимающий конфигурационные значения, реализующие логическую функцию,

дают команду множеству триггеров (915, 916) LUT, чтобы они вошли в рабочую конфигурацию, в которой каждый указанный триггер (915, 916) LUT принимает вводимую информацию с выходов множества LUT, соответственно (21, 22),

синхронизируют указанный программирующий сдвиговый регистр (37) для загрузки его первого набора элементов (3707, 3708, 3709, 3710, 3711, 3712, 3713, 3714, 3715) конфигурационными значениями LUT, принадлежащими указанным конфигурационным значениям, реализующим указанную логическую функцию;

синхронизируют указанный программирующий сдвиговый регистр (37) для загрузки второго набора элементов (3701, 3702, 3703, 3704, 3705, 3706) указанного сдвигового регистра (37) конфигурацией маршрутизирующего переключателя, принадлежащей указанным конфигурационным значениям, реализующим указанную логическую функцию.

11. Способ по п. 10, содержащий дополнительные этапы, на которых подают разрешающий сигнал для вывода первого программирующего сдвигового регистра (37) в качестве указанного программирующего сдвигового регистра, и

повторяют указанные этапы передачи разрешающего сигнала, передачи команды и синхронизации для дополнительных указанных программирующих сдвиговых регистров.

12. Способ работы FPGA, содержащий этапы, на которых:

синхронизируют программирующий сдвиговый регистр (37) для считывания его первого набора элементов (3707, 3708, 3709, 3710, 3711, 3712, 3713, 3714, 3715), содержащего конфигурационные значения LUT, реализующие логическую функцию; и

синхронизируют указанный программирующий сдвиговый регистр для считывания второго набора элементов (3701, 3702, 3703, 3704, 3705, 3706) указанного сдвигового регистра (37), содержащих значения конфигурации маршрутизирующего переключателя, реализующие данную логическую функцию.

13. Способ по п. 12, содержащий дополнительные этапы, на которых подают разрешающий сигнал для вывода из первого программирующего сдвигового регистра (37) в качестве указанного программирующего сдвигового регистра, и

повторяют указанные этапы, на которых подают разрешающий сигнал и синхронизируют, для дополнительных указанных программирующих сдвиговых регистров.

14. Способ по п. 13, содержащий дополнительный этап, на котором сравнивают указанную конфигурацию LUT, реализующую логическую функцию, и конфигурацию маршрутизирующего переключателя, реализующую логическую функцию, которые считываются из указанного программирующего сдвигового регистра, с конфигурацией LUT, реализующей логическую функцию, и конфигурацией маршрутизирующего переключателя, реализующего логическую функцию, которые первоначально считываются в указанный сдвиговый регистр.

15. Компьютерная программа, настроенная для реализации этапов по любому из пп. 10-13.

16. Считываемый компьютером носитель, который содержит на себе компьютерную программу по п.15.